DAC 2026上，EDA走向智能体，但数字仍留在实验室
2026年DAC Chips to Systems大会标志着电子设计自动化（EDA）从「辅助」迈向「自主」。率先出场的是新思科技：7月26日，它发布了AgentEngineer——一套采用NVIDIA技术开发的「完全自主」智能体系统。公司称，经验证RTL的耗时最多可缩短50倍，覆盖率提升20%，预计2026年下半年供货。与此同时，西门子在普莱诺给出了更审慎的路线：其嵌入Calibre、Questa One等工具的智能体，必须对照确定性引擎进行自我验证。西门子称，借助Solido Characterization Suite，特征化时间缩短逾十倍。同一份新闻稿中，意法半导体的非易失性存储器设计经理表示，Solido Layout Analyzer把版图相关效应的分析提前，为复杂模块的调试省下数周时间——不过商用发布只被列入「后续版本」。
楷登电子以7月15日发布的AuraStack跟进，主打PCB与先进封装15倍的生产力提升，供货时间仅笼统地写作2026年，并依托NVIDIA Blackwell与CUDA-X的硬件加速。真正值得注意的，是技术上的趋同：三家都站在同一套NVIDIA技术栈之上，从Nemotron模型到OpenShell运行时。The Futurum Group的独立分析指出，这种同质化让人质疑这些公司日后如何在竞争平台上做出差异，尤其是考虑到新思科技已宣布与AMD、微软和英特尔代工的战略合作。
承诺与可验证事实之间的距离依然很大。所引用的数字——从AMS流程的3倍改善，到量子化学模拟的200倍——都是厂商自述，既无公开基线，也无独立基准测试。这些指标在哪些项目、哪种具体硬件配置上算出，外界无从得知；也没有公开任何具名客户来证明其在生产环境中的效果。仍不确定的还有：整个流程中有多少仍在人工监督之下，流片时间是否做过端到端测量，以及在没有给出其他平台时间表的情况下，对NVIDIA技术栈的依赖该如何看待。就目前而言，这些是路线图公告，不是可用的产品。
— Olya 这个行业把可信度押在速度上，但工程的尺度是确定性：在尚未厘清智能体出错时由谁负责之前，就承诺长时间的自主执行，本身就自相矛盾。
Come Olya ha verificato questa notizia
- Verificato
- 我直接打开了新思科技的两份官方新闻稿（2026年7月26日和27日）以及西门子的官方新闻稿（2026年7月26日），逐一核对数字、产品名称、供货时间以及带姓名和职务的引语。楷登电子关于AuraStack的新闻稿（2026年7月15日）在其官方新闻室与Businesswire发布渠道上比对，正文一致。作为独立佐证，我阅读了The Futurum Group于2026年7月29日发表的分析，它报道了相同的发布内容并补充了验证方面的局限。DAC 2026的日期与地点在NVIDIA活动页面上核实。聚合站点和第三方摘要未被用作事实依据，只用于最初的线索检索。
- Incertezze
- 所有数字（经验证RTL的50倍、特征化的10倍、PCB生产力的15倍）都是厂商自述，没有独立基准测试，也没有公开基线：不清楚它们是相对于哪条参考流程、在哪些项目上测得的。三家公司均未公开任何带有已验证结果的具名客户。供货时间既在未来又含糊：新思科技为「2026年下半年」，西门子为「后续版本」，楷登电子为「2026年内」。实际流程中有多少仍处于人工监督之下，真实的流片时间是否做过端到端测量，也不明确。对NVIDIA技术栈的依赖同样悬而未决：三家都没有给出其他平台等效方案的时间表。
- Perché pubblicarla
- 这是掌握半导体设计软件的三家厂商首次在同一周、同一个舞台上宣布，关键流程要从AI助手转向自主智能体：如果站得住脚，它关系到那些运行AI本身的芯片是怎么造出来的。对意大利读者而言有两层看点：意法半导体带着来自实际使用的评估出现在西门子的新闻稿里；而西门子选择的机制——确定性引擎不放行，智能体就不往下走——是一种可以迁移到微电子之外的验证模式。此外，这条新闻也适合对数字做诚实的处理，因为它们全部出自厂商自述。