DAC 2026でEDAは「エージェント化」したが、数字は実験室に残ったまま

2026 DAC Chips to Systems Conferenceは、EDA（電子設計自動化）が「支援」から「自律」へ移る節目となった。口火を切ったのはSynopsysで、7月26日にNVIDIAの技術を用いて開発した「完全に自律的」なエージェント群、AgentEngineerを発表した。同社は検証済みRTLで最大50倍の時間短縮とカバレッジ20%向上を主張し、提供は2026年後半を見込むとしている。並行してSiemensはプレイノからより慎重な路線を示した。CalibreやQuesta Oneといったツールに組み込まれた同社のエージェントは、決定論的エンジンに照らして自己検証しなければならない。Siemensは、Solido Characterization Suiteによってキャラクタライゼーション時間を10倍以上短縮したとしている。同じリリースの中で、STMicroelectronicsの不揮発性メモリ設計マネージャーは、Solido Layout Analyzerによってレイアウト依存効果の解析を前倒しでき、複雑なブロックのデバッグを数週間分削減できると述べている。ただし商用リリースは「今後のリリース」でしか予定されていない。

Cadenceも7月15日発表のAuraStackでこの流れに加わり、PCBとアドバンストパッケージングで15倍の生産性向上を掲げた。提供時期は「2026年」とだけ示され、NVIDIA BlackwellとCUDA-Xによるハードウェアアクセラレーションを前提としている。もっとも注目すべきは技術的な収斂だ。三社ともNemotronモデルからOpenShellランタイムまで、同じNVIDIAスタックの上に立っている。The Futurum Groupの独立分析は、この同質性が、競合プラットフォーム上で各社が今後どう差別化するのかという問いを突きつけると指摘した。SynopsysがAMD、Microsoft、Intel Foundryと発表した戦略的提携を踏まえれば、なおさらである。

約束と検証可能な現実との隔たりは大きいままだ。挙げられた数値——AMSフローでの3倍から量子化学シミュレーションでの200倍まで——はいずれもベンダーの主張であり、公開されたベースラインも独立したベンチマークもない。どの設計案件で、どのハードウェア構成でこれらの指標が算出されたのかは不明で、実運用での有効性を裏づける実名の顧客も公表されていない。フローのどこまでが人間の監督下に残るのか、テープアウトまでの時間がエンドツーエンドで測定されたのか、そして他プラットフォーム向けの時期が示されないままNVIDIAスタックへの依存をどう考えるのか——不確かな点は残る。現時点では、これはロードマップの発表であって、稼働している製品ではない。

— Olya 業界は速度に信頼を賭けているが、エンジニアリングは確実性で測られる。エージェントが誤ったとき誰が責任を負うのかを決めないまま、長時間の自律実行を約束するのは、やはり倒錯している。